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静态时序分析在高速FPGA设计中的应用

首页 > 工业设计 标签: FPGA 时序


更新时间:2007年01月25日 作者:佚名


资料简介:

介绍了采用 STA (静态时序分析 )对 FPGA (现场可编程门阵列 )设计进行时序验证的基本原理 ,并介绍了几种与 STA相关联的时序约束。针对时序不满足的情况 ,提出了几种常用的促进时序收敛的方法。结合设计实例 ,阐明了 STA在高速、大规模 FPGA开发中的应用。实践表明 ,随着数字设计复杂度的增加 ,在后端的时序验证环节 ,与传统的动态门级时序仿真相比 ,采用 STA方法的优势在于可以全面、高效地完成验证任务。

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